MoriLab.

言語/verilog/Tips/join_any,join_noneの注意点

2012-02-27T15:08:51+09:00

#contents() *(join_any,join_noneの注意点) **概要 #areaedit(only=editable) join_any、join_noneは検証シナリオを記述する場合に大変便利です。ですが、実はメモリリークにつながる可能性があるため、注意が必要です。メモリリークは小規模であれば問題になりませんが、長時間や大規模になってくるとシミュレータがメモリ不足で落ちる形になります。これは、発生してからの追跡が難しくなりがちなので、事前に意識して押さえておくことが重要だと思います。 #areaedit(end) **動作確認 #areaedit(only=editable) |ツール|バージョン|結果| |NC-Verilog| |未確認| |VCS-MX | |未確認| |ModelSim |6.6d(ModelSimAE 11.0sp1)|OK| |Cver | |未確認| #areaedit(end) **テストコード #areaedit(only=editable) A,Bいずれかの立ち上がりを検出したら次のステップに進むというコードです。 ***パタン１ join_anyを抜けた後、doneフラグを1にすることで他方のブロックも抜けれるようにします。 doneフラグを使用しなかった場合、@(posedge ～)の他方のブロックは条件を満たすまでメモリ内に残り続けてしまいます。 #highlight(){{ module tp; bit A=0,B=0; initial begin #100; A = 1; #100; B = 1; #100; $display($time,"end sim"); $finish; end initial begin bit done = 0; fork begin @(posedge A or done); if(done) $display($time," A done"); else $display($time," posedge A"); end begin @(posedge B or done); if(done) $display($time," B done"); else $display($time," posedge B"); end join_any $display($time," join_any"); done = 1; end endmodule }} 実行結果を以下に示します。 #blockquote(){{ &italic(){>vlog -sv test.sv} Model Technology ModelSim ALTERA vlog 6.6d Compiler 2010.11 Nov 2 2010 -- Compiling module tp Top level modules: tp &italic(){>vsim tp} Reading C:/altera/11.0sp1/modelsim_ase/tcl/vsim/pref.tcl # 6.6d # vsim tp # Loading sv_std.std # Loading work.tp &italic(){run -all} # 100 posedge A # 100 join_any # 100 B done # 300end sim # ** Note: $finish : test.sv(11) # Time: 300 ps Iteration: 0 Instance: /tp }} #areaedit(end) ---- #pcomment(reply) #inc(tail)

sandbox

2011-02-09T20:41:49+09:00

The Block Ack Bitmap field is 128 octets in length and is used to indicate the receiving status of up to 64 MSDUs. Bit position n of the Block Ack bitmap, if set to 1, acknowledges receipt of an MPDU with an MPDU sequence control value equal to (Block Ack Starting Sequence Control + n). Bit position n of the Block Ack bitmap, if set to 0, indicates that an MPDU with MPDU sequence control value equal to (Block Ack Starting Sequence Control + n) has not been received. For unused fragment numbers of an MSDU, the corresponding bits in the bitmap are set to 0.

プロジェクト/簡易オシロ

2010-03-21T19:18:30+09:00

*簡易オシロ/ロジアナ(の妄想) **敵 -[[PDS5022>http://www.amazon.co.jp/dp/B0011HBRO4?tag=atmelavratros-22&camp=1027&creative=7407&linkCode=as4&creativeASIN=B0011HBRO4&adid=148VWJ94GG8A4CC4J8D2&]] #image(http://ec2.images-amazon.com/images/I/41mXIRJpE8L._SL500_AA280_.jpg) これで32,800円なので、これと同等レベルで安いものを作らないとキビシイ。 **特徴 -アナデジ両方扱えること（ロジアナ寄り) -入力の絶縁処理はまじめにやる -スタンドアローンで動作すること -電源はバッテリー駆動も視野にいれること -PCとUARTで接続 -A5程度のコンパクトサイズ（を目指す） -入力端子は基板を分けて差し替え可能おもな目標スペック -ハードウェア --1～2万円 --～10インチカラー液晶 --アナログ入力2ch～4ch ---分解能8bit --ロジック入力8～16ビット+クロック ---LVDSどうしよう。ホビーだからこそほしい --出力　まあこれは特色を出すためというかんじ ---アナログ出力0ch～2ch ---ロジック出力0～8ビット --デジタル入力(トリガ用など) --最低25MHz～目標50MHz ---NTSCは見れるようにしたい。 ---A/Dは100M以降を狙いたい --UARTかLANによる操作 --SDカード --電池駆動(eneloop 4～6本) --直流・交流の切替 -ソフトウェア --まともなファイルマネージャー(OS？→uCLinux,eCosとか) --アナログ自動レンジ設定 ---電圧 ---時間軸 ---オフセット --アナログ表示(オシロ的) ---エンベロープ表示 ---最大・最小・平均表示 --デジタル表示（ロジアナ的) --計算値表示：基本は1フレーム内で計算する。その後、フレーム単位で加算平均する機能は欲しい --- 周波数：電圧軸でヒストグラムを取って重心を閾値とする --- 最大・最小・振幅：ヒストグラムの上端・下端 --- 平均値：加算平均 --- FFT：できるといいなぁ --トリガ --- プリトリガ、ポストトリガ：トリガ位置を表示のどこにするか --- 遅延取り込み：トリガ発生後から規定時間経過後、取り込んで表示 --ホールド --プロトコルアナライザ(UART他) --LCRメーター --シグジェネ --カレンダー、時計、壁紙 **メモ起動後、動作モードを選ぶ - マルチメータ - オシロスコープ - ロジックアナライザ - 時計/カレンダー(フォトフレーム) 周波数特性に関して -基本波に対して最低でも3～5倍の周波数帯域を持たせる #image(image.jpg) #areaedit(only=editable) |部品|画像|価格|個|総額|型番(Digi-key)|h |BNCコネクタ(メス)|&image(5-1634503-1.JPG,height=100)|@180|4|720|[[5-1634503-1>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=A97581-ND]]| |ロータリーエンコーダー|&image(EVE-JBBF2020B.jpg,height=100)|@157|1|157|[[EVE-JBBF2020B >http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=P12336-ND]]| |MIIチップ|&image(LAN8720A-CP.JPG,height=100)|@195|1|195|[[LAN8720A-CP>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=638-1080-ND]]| |RJ-45(LAN端子)|&image(RJHSE-5384.JPG,height=100)|@218|1|218|[[RJHSE-5384>URL]]| |miniSDコネクタ|&image(2908-05WB-MG.jpg,height=100)|@123|1|123|[[2908-05WB-MG>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=3M5607CT-ND]]| |CycloneIII 16K-144QFP|&image(EP3C16E144C8.JPG,height=100)|@2673|1|2,673|[[EP3C16E144C8>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=544-2540-ND]]| |DDR 256M(16Mx16)166MHz|&image(IS43R16160B-6TL.JPG,height=100)|@751|1|751|[[IS43R16160B-6TL>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=706-1086-ND]]| |3.8インチ液晶パネル(QVGA)|&image(http://www.aitendo.co.jp/data/aitendo/_/70726f647563742f653432346666346464352e6769660032353000.png,height=100)|@980|1|980|[[LQ038Q5DR01>http://www.aitendo.co.jp/product/933]]| 部品代=@5,817円ケース=@1,200円基板代=@3,000円(130x70mm,4層,10～25枚製作時) --------------- 合計 10,017円 //|名前|&image(URL,height=100)|@価格|個数|総額|[[型番>URL]]| - A/D候補 -- [[AD9600BCPZ-105>http://search.digikey.com/scripts/DkSearch/dksus.dll?Detail&name=AD9600BCPZ-105-ND]] --- アナデバ 10Bit 105MHz 2ch パラレル読み出し(25MHz) @1,753 電流検出IC -ACS712 #areaedit(end)

言語/verilog/Tips/非同期乗換え1

2010-03-11T17:02:22+09:00

#contents() *非同期乗換え1 **概要 (詳細記述予定) **動作確認 |ツール|バージョン|結果| |ncverilog | |未確認| |VCS-MX | |未確認| |ModelSim | |未確認| **テストコード (記述予定) #highlight(linenumber,pascal){{ initial begin wait(CHECK_START); DAT1 = 0; repeat (100)begin @(posedge CLK1); DAT1 = $random; end repeat(10)@(posedge CLK1); $display(""); $display("NOTE : [%m] Main Task is completed. -- %t", $time); TASKS[0] = 1; end}} **ソースコード低速→高速で使用する。低速側のパルスをレベルに変換し、高速側でエッジ検出によりパルスに戻す。 #highlight(linenumber,pascal){{ module ASYNC( CLK1, RST, CLK2, DAT1, DAT2 ); input CLK1; input RST; input CLK2; input DAT1; output DAT2; reg r1_async_tgl; reg [1:0] r2_asbuf; reg r2_tgl; always @(posedge CLK1 or posedge RST)begin if(RST)begin r1_async_tgl <= 0; end else begin if(DAT1)begin r1_async_tgl <= ~r1_async_tgl; end else begin r1_async_tgl <= r1_async_tgl; end end end always @(posedge CLK2)begin r2_asbuf[1:0] <= {r2_asbuf[0],r1_async_tgl}; r2_tgl <= r2_asbuf[1]; end assign DAT2 = r2_tgl ^ r2_asbuf[1]; endmodule}} #inc(tail)

アプリケーション/NiosII Eclipse Platform

2010-02-25T12:38:57+09:00

*概要 NiosIIのソフト側開発環境とか。 *基本情報 |公式HP|| |サポートHP|| -(バージョン) |OS|2000/XP/Vista/Linux|h |コスト|フリー| |日本語|OK/NG/パッチ| |動作|やや重い| *バージョン情報 *関連ツール - *TIPS - ** NiosII Application and BSP from Templateに失敗するプロジェクトを作る場所にSOPC Information File(.sopcinfo) が無いと駄目。通常はQuartusIIの合成環境の下でやると思うが、それ以外の場所でやる場合は.sopcinfoファイルをコピーしなくてはならないようだ。 QuartusII側が.sopcinfoファイルを吐きだす場所設定できればいいんだけど・・・ *インストール履歴 |パソコン|日付|バージョン|h |D4||| |FM-V||| #inc(tail)

メニュー

2009-12-05T08:27:18+09:00

#image(@wiki.png,title=MoriLabo) **[[トップページ]] #contents(page=トップページ) -[[管理人のブログ>http://www4.atword.jp/dmori/]]へ ---- **更新履歴 #recent(10) ---- &link_editmenu(text=編集)

トップページ

2009-12-05T08:27:01+09:00

*MoriLab.の概要このページは、 -自分のテンションを維持 -ノウハウのメモが目的です。情報の保証はないですが、なにかの役に立つかもしれません。概ね素人の犯行である為、過度の期待や信頼はしないでください… ツッコミは大歓迎です。 *[[プロジェクト]] #areaedit(only=editable) #ls3(プロジェクト,ignore=template__) #areaedit(end) *[[アナログ回路]] #areaedit(only=editable) #ls3(アナログ回路,ignore=template__) #areaedit(end) *[[アプリケーション]] #areaedit(only=editable) #ls3(アプリケーション,ignore=template__) #areaedit(end) ---- *[[言語]] #areaedit(only=editable) #ls3(言語,ignore=template__) #areaedit(end) ---- *[[食事]] #areaedit(only=editable) - [[ラーメン>食事/ラーメン]] #areaedit(end) ---- #inc(tail)

プロジェクト/TFT液晶モジュール(128×128,1.44"）[ZY-FGD1442701V1]

2009-12-03T23:02:33+09:00

*TFT液晶モジュール(128×128,1.44"）[ZY-FGD1442701V1] -型番 ZY-FGD1442701V1 --aitendoで900円 --128x128のTFT **ハードウェアの仕様 DE0ボードのLCDコネクタにあわせこむとりえあずResetをHigh固定、ReadをLow固定にする。端子たりないんだもん CE,WR,CD,D[7:0]は使う接続はVDD,GNDいれて13本 (2009/12/1) ---- バックライトは点灯固定で。本当はLCD_BLを使ってPWM制御したいけど4Vちょい出てるし、とりあえずパス。 DE0のVCCが4Vちょいなので、仕方なくレギュレータでドロップ。（アジャストタイプ) 液晶本体は両面テープでの固定。IFは16ピン。 &ref(TFT_TOP.jpg)&ref(TFT_BTM.jpg) DE0に装着するとこんなかんじ。 &ref(TDT_and_DE0.jpg) 本当は透明板の内側にしたかったんだけど、ちょっと厳しかったので早々にあきらめた。レギュレータとコネクタをまじめに選定すれば液晶は薄いので余裕。 ** ST7735コントローラの仕様使う側からはFIFO[9:0]にデータを書きこむことにする。リードの場合、データはFIFO[7:0]で戻ってくる。描画のタイミング同期とかはとりあえず考えない方向でいこう・・・かな (2009/12/2) ---- 書き込みFIFOの仕様上位2ビットをStatus、下位8ビットをDataとする Statusによって制御線の動作が決まる FIFOはHalf Fullを実装しよう。いっぱいになるのがわかるように・・・割り込みはいらないと思うけどどうよ？FullやEmptyで割り込みとかいるだろうかステータスレジスタなんかはポーリングでReadしてもいいのかもしれない |アドレス|Attr|Bit|機能|h |0x0|R|[0]|書き込みFIFO Full| |~ |R|[1]|書き込みFIFO Empty| |~ |R|[2]|書き込みFIFO HalfFull| |~ |R|[3]|書き込みFIFO HalfEmpty| |~ |-|[7:4]|(Reserved)| |~ |R|[8]|読み出しFIFO Full| |~ |R|[9]|読み出しFIFO Empty| |~ |R|[10]|読み出しFIFO HalfFull| |~ |R|[11]|読み出しFIFO HalfEmpty| |~ |-|[15:12]|(Reserved)| |~ |RW|[23:16]|Full Half値| |~ |RW|[31:24]|Empty Half値| |0x1|W|[7:0]|書き込みFIFO データ| |~ |W|[9:8]|書き込みFIFO コマンド| |0x2|R|[7:0]|読み込みFIFO データ| |~ |R|[8]|読み出しFIFO Empty(0x0[8]と同様)| |~ |-|[31:9]|(Reserved)| |0x3|-|[31:0]|(Reserved)| FIFOライトのFullがやっかいだ。HalfFullで割り込みか？いやいや・・・とりあえずR/Wはbusy制御する方向で。 |コマンド[1:0]|略記号|動作|h |00|C|Command Write| |01|W|Write Data| |10|r|Dummy Read/Wait timer| |11|R|Read Data| -[r]時、データが0ならReadDataと同じ。それ以外のときはカウンタを回して時間稼ぎとりあえず転送速度を考えたときに、WRの周期が100ns(min)てのが支配的色に関して、RGB444(12bit)かRGB565(16bit)を選択できる。 1ドットの転送にRGB444なら1.5サイクル、RGB565なら2サイクルかかり、連続で[W]すれば[C]は無視できるってことで、 128x128=16384 RGB444の時は 1[sec]/(16384[dot]*1.5[cycle]*100[nsec]) = 1/2.4576[ms] = 407[fps] RGB565の時は 1[sec]/(16384[dot]*2.0[cycle]*100[nsec]) = 1/3.2768[ms] = 305[fps] あれ？早すぎる？計算間違えたかなぁ・・・バス上の話。ライトはDMA転送なりでガリガリ書いてくれればよい。タイマ割り込みとかで。そうすると、定期的に液晶のステータスをリードしていて（最優先）、シンク情報にあわせて割り込み出すか。間にリードが挟まるのでバーストライトが中断されることになる。よって、分割の制御をしなくてはならない。 (アドレスを保持っておいて、設定しなおしてやらなくてはならない…のか？アドレスカウンタはST7735側で保持ってるのかも。仕様書読まないと) 割り込みは適当に100us幅のパルスとか出せばいいよねちらつかないようにタイミング見て書いたりするのはDMACの仕事だから、こっちでは考えないようにしようきっとDMACの人はSRAM->ST7735へのDMA転送とかするんだ DMACの人は何種類か作る可能性もあるけど、ST7735コントローラはシンプルにしとこうはじめはDMACの人はなくてソフトだけで書いて、いい感じになったらHAL化の方向で AvalonにあわせとけばPSoC Builderで構成いじればいいので楽なんじゃないかしら (2009/12/3) ----

プロジェクト/ステッピングモーター駆動

2009-11-18T02:31:52+09:00

*ステッピングモーター駆動 * とりあえずitendoのジャンクモータ購入 ** スペック - バイポーラっぽい - カスタム品だね ** まずは - モータドライバを使う -- &ref(U170MTD2009J.pdf) #image(内部回路.png) 回路構成（Ａ，Ｂ部分のみ）波形の仕様 #image(wave01.gif,title=タイミングチャート) これでマイクロステップ駆動ができる筈 ENの制御はどっちでもいいのかも |グループ|端子名|機能|回路| |ロジック入力|Vcc|ロジック電源|最大定格6V| |~|PHA_X|出力方向|２－２で。| |~|ENA_X|L:ドライブ H:HiZ|ニュートラルにしたいときだけHi| |~|DEC_X|速さ|GND接続| ||CR_X|PWM制御の周期用かな|Rt=10kΩ,Ct=2,200pF| |アナログ入力|Vref|出力電圧基準|抵抗ラダーの簡単D/Aを接続。３ビットあれば十分か？| |~|Rs_X|電流検出用|モーターの駆動電流が流れる。抵抗を介してGNDへ接続。端子間電圧はVrefと比較される。| |モータドライブ|Vmm|モータ用電源|最大定格35V| |~|OUT_X|モータープラス側|| |~|OUT_X*|モーターマイナス側|| -Vrefの回路をどうするかちっこい多チャンネルDAC(シリアル)でもいいけど、とりあえずは抵抗分圧が基本かな以下を参照。 [[http://hyperphysics.phy-astr.gsu.edu/hbase/electronic/dac.html]] 量産じゃないから、R-2Rの部分に可変抵抗使えばビット数分の可変抵抗とLSBのGND側の2R補正用にR分だけ可変抵抗（じゃなくてもいいけど）にする。

プロジェクト/terasIC DE0ボード

2009-11-14T15:59:11+09:00

*terasIC DE0ボード -ALTERA CycloneIII評価ボード。Digi-keyから1万円程度で購入できる。 -ALTERA USB Blasterの回路が(MAX IIで)搭載されているので、JTAG書き込み用にケーブルを用意する必要がない。 -ACアダプタ、USB給電のどちらでも動作可能。 *スペック -EP3C16F384-C6 --LE数 15,408 -SDRAM 8MB -Flash 4MB -SDカードソケット --配線はSPIモードのみ -VGA出力 --抵抗分圧による4bit出力 -RS-232C --コネクタ未実装。変換済みなのでコネクタだけあればよい。 -PS/2 -LED x10 -7セグ x4 -押しボタン x3 -汎用端子(GPIO) 40ピンx2 詳細は[[DE0_User_manual_v1.1.pdf>http://www.terasic.com.tw/attachment/archive/364/DE0_User_manual_v1.1.pdf]]を見るとよいでしょう。